做的毕业设计

关于EDA毕业设计论文好写吗

1.急需一篇关于 EDA的设计与开发的论文,如能提供,十分感谢

不知道你需要关于EDA什么的给你提供下面这个，你看看行不？ 1 引言 FPGA和CPLD是实现这一途径的主流器件，他们的特点是直接面向用户，具有极大的灵活性和通用性，使用方便，硬件测试和实现快捷，开发效率高，成本低，上市时间短，技术维护简单，工作可靠性好等，FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术以及对自动化设计实现最典型的诠释。

这类器件通常也被称为可编程专用IC，或可编程ASIC。频率是电子测量中表征微波特性的一个基本参数，在微波的各个应用领域内的测量必不可少。

但是在实际应用过程中，频率计的功能通常比较单一，成本一般也比较高。目前，频率计正在向宽频带、高准确度、小型化、智能化、模块化以及适合于多种复杂信号环境、多种功能测量的方向发展。

频率计是电子技术中常用到的一种电子测量仪器，我们以往用的频率计大都是采用单元电路或单片机技术设计的，采用传统的手工设计发展而来的自底向上的设计方法。基于EDA技术设计的多功能频率计，依赖功能强大的单片机，利用硬件描述语言VHDL语言和EDA软件来完成对系统硬件功能的实现，打破了传统电子电路的设计方法。

本论文对频率计主控系统的设计采用VHDL硬件描述语言，此程序在MAX+plusII上编译、仿真后，制作出硬件电路板，在将程序下载到FPGA模块中实现。该多功能频率计利用FPGA来实现频率、脉宽、周期、占空比和相位差的测量计数。

采用自顶向下的设计方法.整个设计是从系统顶层开始的，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终目标器件。当今小型电子功用设备设计中，结合FPGA和单片机技术是开发常用仪器仪表的主流，结合应用领域的具体要求，在此时就调整设计方案，进行性能优化或折衷取舍。

随着设计层次向下进行，系统性能参数将得到进一步的细化与确认，随时可以根据需要加以调整，，从而保证了设计结果的正确性，缩短了设计周期，设计规模越大，应用这种技术可使设计过程大大简化，也有利于减小产品。在电子工程，资源勘探，仪器仪表的实际应用中，频率计是工程技术人员必不可少的测量工具，本文正是介绍了基于FPGA和C51单片机，利用EDA技术开发的等精度频率计。

2 测频方案论证 2.1 方案一直接测量法，即在一定的闸门时间内测量被测信号的脉冲个数，属于非等精度测量法。在确定的闸门时间T内，通过计数器记录待测信号周期变化的次数N来确定信号的频率fx，即 fx=N/T；由于闸门开启和关闭的时间对于fx来说都是随机的，因而存在±1个脉冲周期的误差，测量相对误差为δ=Tx/T=1/(fx*T)；由上式可以看出，在闸门时间固定的情况下，被测信号频率越高，δ越小，测量精确度越高。

因此要确保精确度的要求，直接测频法只适用于对高频信号的测频。一般用于测量频率高于10KHz的信号频率。

2.2 方案二间接测量法，例如周期测频法、V-F转换法等。间接测频法仅适用测量低频信号通过测量被测信号数个周期的时间，然后换算得出被测信号的频率，克服了测量精度对被测信号的依赖性。

其优点是：可在整个测频范围内获得同样高的测试精度和分辨率。它的核心思想是通过闸门信号与被测信号同步，将闸门时间t控制为被测信号周期长度的整数倍。

测量时，先打开预置闸门，当检测到被测信号脉冲沿到达时，标准信号时钟开始计数。预置闸门关闭时，标准信号并不立即停止计数，而是等检测到被测信号脉冲沿到达时才停止，完成被测信号整数个周期的测量。

测量的实际闸门时间与预置闸门时间可能不完全相同，但最大差值不超过被测信号的一个周期。 2.2.1 电路原理等精度测频原理可以简单地用图3和波形图1来说明. 图3中”预置门控制号”CL可由单片机发出.可以证明，在0.1秒~1秒间选择的范围内，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为Tpr,BZH和TF模块是两个可控的32位高速计数器，BENA和ENA分别是它们的计数允许信号端，高电平有效。

标准频率信号从BZH的时钟输入端BCLK输入，设其频率为Fs；经整形后的被测信号从与BZH相似的32位计数器TF的时钟输入端TCLK输入，设其真实频率值为Fxe，频率为Fx.等精度测频原理说明如下：。

2.各位,有没有好的关于EDA方面的毕业设计题目啊,,急用

可增可减的10进制计数器。

--***********************************************

library ieee;

use ieee.std_logic_1164.all;

use ieee.std_logic_arith.all;

use ieee.std_logic_unsigned.all;

--***********************************************

entity count10 is

port(

clr,en,updown,clk:in std_logic;

cyut std_logic;

qut std_logic_vector(3 downto 0)

);

end count10;

--***********************************************

architecture a of count10 is

signal q_tmp:std_logic_vector(3 downto 0);

begin

3.毕业论文和毕业设计都得必须写吗

我是计算机专业的毕业生，我来给你说说吧，源代码是必须要的，但是没人会把你的源代码从头到位检查一遍，更不会有人把你的源代码拿来编译，源代码必须要写入软盘然后和论文，翻译啊等东西一起交给导师。

至于能不能过，要看你和导师的关系了，象我答辩的时候，我的毕业论文都没有完成，随便敷衍了一下，哦对了，不要认为我这么说就认为我们学校是二流的，我们学校全国排名前10，我高考的时候高出重点线70分，其实毕业论文就是走个形式，你能把握好就行，这个时候都毕业了，不会有人来为难你，当然如果你自己分寸没把握好，老师看不爽你，或者本身这个老师很严格很严格，那就不排除你挂的可能了，另外就是答辩的时候要是被所谓的专家组抽到了，那就比较危险了，要好好准备。源代码可以copy，但是事先要和你的导师说清楚情况商量一下，而且这个copy要copy得恰当，恰到好处，我毕业的时候写的ndfs驱动，好像是叫这个，源代码都是copy下来的，我都没编译过，甚至没看过，但是导师大致看了下，觉得可以就行了，另外你和导师商量的时候语言要有技巧，不要随便就自己弄了，导师会不舒服的，你要知道你的导师是十分希望你能完成毕业设计和论文的，要不然他怎么办？你是他负责的也，还有，只要你做到位了，学校不会太为难你的，毕竟你毕业不了，直接减少了学校的毕业率了，最后祝你好运了。

4.求高手修改一下关于EDA的毕业设计

5.求高手修改一下关于EDA的毕业设计

LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY basifre_product IS PORT ( clk_1kh : IN std_logic; fre_100h,fre_10h,fre_1h : OUT std_logic); END basifre_product; ARCHITECTURE stru OF basifre_product IS COMPONENT cont10 PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END COMPONENT ; SIGNAL vcc,gnd : std_logic; SIGNAL fre_100h_t,fre_10h_t : std_logic; BEGIN vcc <= '1' ; gnd <= '0' ; u1 : cont10 PORT MAP ( clk => clk_1kh ,rst => gnd ,en => vcc ,ca_rry => fre_100h_t ) ; u2 : cont10 PORT MAP ( clk => fre_100h_t ,rst => gnd ,en => vcc ,ca_rry => fre_10h_t ) ; u3 : cont10 PORT MAP ( clk => fre_10h_t ,rst => gnd ,en => vcc ,ca_rry => fre_1h ) ; fre_100h <= fre_100h_t ; fre_10h <= fre_10h_t ; END stru; --follow is mux6_1,and output is a single impluse,namely, different basic frequency LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY mux_basifre IS PORT ( fre_1kh,fre_100h,fre_10h,fre_1h : IN std_logic ; rst_mux_basifre,en : IN std_logic ; sel_fre : IN integer RANGE 0 TO 3; basi_fre : OUT std_logic ); END mux_basifre; ARCHITECTURE beha_basifre OF mux_basifre IS COMPONENT single_clk PORT (cp,cd,en : IN std_logic; q : OUT std_logic); END COMPONENT ; SIGNAL basi_fre_tmp,vcc : std_logic ; BEGIN vcc <= '1' ; PROCESS(fre_1kh,fre_100h,fre_10h,fre_1h,en,sel_fre) BEGIN IF en = '0' THEN basi_fre_tmp <= '0' ; ELSE CASE sel_fre IS WHEN 0 => basi_fre_tmp <= fre_1h ; WHEN 1 => basi_fre_tmp <= fre_10h ; WHEN 2 => basi_fre_tmp <= fre_100h ; WHEN 3 => basi_fre_tmp <= fre_1kh ; WHEN OTHERS => basi_fre_tmp <= '0' ; END CASE ; END IF ; END PROCESS ; single_impluse : single_clk PORT MAP (cp => basi_fre_tmp, cd => rst_mux_basifre,en => vcc, q => basi_fre); END beha_basifre ; --follow is single impluse productor, LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY t IS PORT (cp,cd : IN std_logic; q : OUT std_logic); END t; ARCHITECTURE beha OF t IS SIGNAL qq : std_logic; BEGIN PROCESS (cp,cd) BEGIN IF cd = '1' THEN qq<= '0' ; ELSIF rising_edge(cp) THEN qq<= NOT qq ; END IF ; END PROCESS ; q<=qq; END beha; LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY d IS PORT (cp,cd : IN std_logic; q : OUT std_logic); END d; ARCHITECTURE beha OF d IS SIGNAL qq : std_logic; BEGIN PROCESS (cp,cd) BEGIN IF cd = '1' THEN qq<= '0' ; ELSIF rising_edge(cp) THEN qq<= '1'; END IF ; END PROCESS; q<=qq; END beha; LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY single_clk IS PORT (cp,cd,en: IN std_logic; q : OUT std_logic); END single_clk; ARCHITECTURE stru OF single_clk IS COMPONENT t PORT (cp,cd : IN std_logic; q : OUT std_logic); END COMPONENT ; COMPONENT d PORT (cp,cd : IN std_logic; q : OUT std_logic); END COMPONENT ; SIGNAL q1,q2,q11,cpt : std_logic; BEGIN q11 <= NOT q1; cpt <= cp AND en ; u1: t PORT MAP (cp,cd,q1); u2: d PORT MAP ( q11,cd,q2); q <= q1 AND (NOT q2) ; END stru; --FOLLOW IS EXTER FREQUENCY CPUMTER LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY exter_fre IS PORT ( clk_exter,rst_ex_fre,en : IN std_logic ; cont1,cont2,cont3,cont4 : OUT integer RANGE 0 TO 9 ; ex_ov_l,ex_ov_h : OUT std_logic); END exter_fre; ARCHITECTURE stru OF exter_fre IS COMPONENT cont10 PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END COMPONENT ; SIGNAL carry1,carry2,carry3 : std_logic; SIGNAL cont4_t,cont3_t : integer RANGE 0 TO 9 ; SIGNAL ex_ov_h_t : std_logic; BEGIN u1 : cont10 PORT MAP (clk_exter , rst_ex_fre , en , cont1 , carry1 ) ; u2 : cont10 PORT MAP ( carry1 , rst_ex_fre , en , cont2 , carry2 ) ; u3 : cont10 PORT MAP ( carry2 , rst_ex_fre , en , cont3_t, carry3 ) ; u4 : cont10 PORT MAP ( carry3 , rst_ex_fre , en , cont4_t, ex_ov_h_t ) ; cont3 <= cont3_t ; cont4 <= cont4_t ; ex_ov_l <= '1' WHEN (cont3_t = 0) AND (cont4_t = 0) ELSE '0' ; PROCESS (ex_ov_h_t,rst_ex_fre) BEGIN IF rst_ex_fre = '1' THEN ex_ov_h <= '0' ; ELSIF rising_edge(ex_ov_h_t) THEN ex_ov_h <= '1' ; END IF ; END PROCESS ; END stru; --follow is 10 counter LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY cont10 IS PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END cont10; ARCHITECTURE beha OF cont10 IS SIGNAL count_tem : integer RANGE 0 TO 9 ; BEGIN PROCESS(clk,rst,en) BEGIN IF rst = '1' THEN count_tem <= 0 ; ca_rry <= '0' ; ELSIF rising_edge(clk) THEN IF en 。

关于EDA毕业设计论文好写吗

毕业设计只写论文

1.计算机毕业设计,没写源代码,只写毕业论文,可以过吗

我来给你说说吧，源代码是必须要的，但是没人会把你的源代码从头到位检查一遍，更不会有人把你的源代码拿来编译，源代码必须要写入软盘然后和论文，翻译啊等东西一起交给导师。

至于能不能过，要看你和导师的关系了，象我答辩的时候，我的毕业论文都没有完成，随便敷衍了一下，哦对了，不要认为我这么说就认为我们学校是二流的，我们学校全国排名前10，我高考的时候高出重点线70分，其实毕业论文就是走个形式，你能把握好就行，这个时候都毕业了，不会有人来为难你，当然如果你自己分寸没把握好，老师看不爽你，或者本身这个老师很严格很严格，那就不排除你挂的可能了，另外就是答辩的时候要是被所谓的专家组抽到了，那就比较危险了，要好好准备。源代码可以COPY，但是事先要和你的导师说清楚情况商量一下，而且这个COPY要COPY得恰当，恰到好处，我毕业的时候写的ndfs驱动，好像是叫这个，源代码都是COPY下来的，我都没编译过，甚至没看过，但是导师大致看了下，觉得可以就行了，另外你和导师商量的时候语言要有技巧，不要随便就自己弄了，导师会不舒服的，你要知道你的导师是十分希望你能完成毕业设计和论文的，要不然他怎么办？你是他负责的也，还有，只要你做到位了，学校不会太为难你的，毕竟你毕业不了，直接减少了学校的毕业率了，最后祝你好运了。

2.毕业就要写毕业论文是为什么

现在大学里的毕业论文其实已经形同虚设或者说已经失去了它本身的意义而成为了一种大学毕业的形式。

从严谨的角度去理解毕业论文，那么要从毕业论文的定义概念开始思考，延伸至毕业论文的最终意义。下面的资料送给你以及所有迷茫中的准大学毕业生。

（我现在是大学毕业后依旧迷茫中青年。希望能给你带来帮助。）

一、什么是毕业论文毕业论文是高等院校毕业生提交的一份有一定的学术价值的文章。它是大学生完成学业的标志性作业，是对学习成果的综合性总结和检阅，是大学生从事科学研究的最初尝试，是在教师指导下所取得的科研成果的文字记录，也是检验学生掌握知识的程度、分析问题和解决问题基本能力的一份综合答卷。

毕业论文从文体上看，归属于议论文中学术论文的种类。所谓议论文，它是一种证明白已观点正确的文章。

它包括政论、文论、杂论在内的一切证明事理的文章，或说理、或评论、或辩驳、或疏证，以达到明辨是非，解除疑惑、综陈大义，驳斥谬误等等目的。毕业论文就其内容来讲，一种是解决学科中某一问题的，用自己的研究成果加以回答；一种是只提出学科中某一问题，综合别人已有的结论，指明进一步探讨的方向；再一种是对所提出的学科中某一问题，用自己的研究成果，给予部分的回答。

毕业论文注重对客观事物作理性分桥，指出其本质，提出个人的学术见解和解决某一问题的方法和意见。毕业论文就其形式来讲，具有议论文所共有的一般属性特征，即论点、论据、论证是文章构成的三大要素。

文章主要以逻辑思维的方式为展开的依据，强调在事实的基础上，展示严谨的推理过程，得出令人信服的科学结论。毕业论文虽属学术论文中的一种，但和学术论文相比，又有自己的特点：一是指导性。

毕业论文是在导师指导下独立完成的科学研究成果。毕业论文作为大学毕业前的最后一次作业，离不开教师的帮助和指导。

对于如何进行科学研究，如何撰写论文等等，教师都要给予具体的方法论指导。在学生写作毕业论文的过程中，教师要启发引导学生独立进行工作，注意发挥学生的主动创造精神，帮助学生最后确定题目，指定参考文献和调查线索，审定论文提纲，解答疑难问题，指导学生修改论文初稿，等等。

学生为了写好毕业论文，必须主动地发挥自己的聪明才智，刻苦钻研，独立完成毕业论文的写作任务。（论文、秘书第一网站）二是习作性。

根据教学计划的规定，在大学阶段的前期，学生要集中精力学好本学科的基础理论、专门知识和基本技能；在大学的最后一个学期，学生要集中精力写好毕业论文。学好专业知识和写好毕业论文是统一的，专业基础知识的学习为写作毕业论文打下坚实的基础；毕业论文的写作是对所学专业基础知识的运用和深化。

大学生撰写毕业论文就是运用已有的专业基础知识，独立进行科学研究活动，分析和解决一个理论问题或实际问题，把知识转化为能力的实际训练。写作的主要目的是为了培养学生具有综合运用所学知识解决实际问题的能力，为将来作为专业人员写学术论文做好准备，它实际上是一种习作性的学术论文。

三是层次性。毕业论文与学术论文相比要求比较低。

专业人员的学术论文，是指专业人员进行科学研究和表述科研成果而撰写的论文，一般反映某专业领域的最新学术成果，具有较高的学术价值，对科学事业的发展起一定的推动作用。大学生的毕业论文由于受各种条件的限制，在文章的质量方面要求相对低一些。

这是因为：第一，大学生缺乏写作经验，多数大学生是第一次撰写论文，对撰写论文的知识和技巧知之甚少。第二，多数大学生的科研能力还处在培养形成之中，大学期间主要是学习专业基础理论知识，缺乏运用知识独立进行科学研究的训练。

第三，撰写毕业论文受时间限制，一般学校都把毕业论文安排在最后一个学期，而实际上停课写毕业论文的时间仅为十周左右，在如此短的时间内要写出高质量的学术论文是比较困难的。当然这并不排除少数大学生通过自己的平时积累和充分准备写出较高质量的学术论文。

二、撰写毕业论文的目的大学生撰写毕业论文的目的，主要有两个方面；一是对学生的知识相能力进行一次全面的考核。二是对学生进行科学研究基本功的训练，培养学生综合运用所学知识独立地分析问题和解决问题的能力，为以后撰写专业学术论文打下良好的基础。

撰写毕业论文是在校大学生最后一次知识的全面检验，是对学生基本知识、基本理论和基本技能掌握与提高程度的一次总测试，这是撰写毕业论文的第一个目的。大学生在学习期间，已经按照教学计划的规定，学完了公共课、基础课、专业课以及选修课等，每门课程也都经过了考试或考查。

学习期间的这种考核是单科进行，主要是考查学生对本门学科所学知识的记忆程度和理解程度。但毕业论文则不同，它不是单一地对学生进行某一学科已学知识的考核，而是着重考查学生运用所学知识对某一问题进行探讨和研究的能力。

写好一篇毕业论文，既要系统地掌握和运用专业知识，还要有较宽的知识面并有一定的逻辑思维能力和写作功底。这就要求学生既要具备良好的专业知识，又要有深厚。

3.每个大学生毕业都要写论文,论文的意义是什么呢

我觉得写论文的意义在于，对大学这几年时间学习的总结和对实习生活和工作经验积累的一种最完美诠释。

试想下，如果没有毕业论文，大学毕业就只是考试就结束了，那么一点意义也没有，也不能证明自己这几年的学习成果。当然了更多的也可以给老师看到你初入社会和职场，实习的成果。很多刚毕业的大学生，对于论文的题材很是头疼，不知道要怎么写，然后自己的实习单位又和自己所学的专业不一致，导致了论文无从下手，所以实习工作最好还是契合自己的本专业才是最佳的选择。

毕业论文的另一个意义还在于让你找到一个对口的单位去实习、去工作，将自己在学习中的所有知识都运用到实际工作中，这样你才会发现大学这几年并没有荒废掉，在工作中还是有用的到理论知识的。我想这也是大学毕业必须的要写论文的另一个重要意义吧。

当然了，论文不是工作总结，不是那么好写的，很多人都会花费一两个月的时间去不停的修改、不停的整理，仍然让答辩老师不满意。论文需要很多的素材，很多工作中的表格、数据和实际达成的效果，这些马虎不得，也是很多学生最为头疼的原因之一。因为一般老师只会给一个论文格式，然后大家各自往里面填写各种内容，直到老师满意为止。

所以在毕业后刚开始实习的时候就要开始收集各类材料，为了最后的论文做好准备，否则等到要交的时候就会让人很抓狂，因为论文这个东西和作业和考试不一样，没办法抄写别人的，只能靠自己去写，所以更不可能存在两份完全一样的论文，当然老师也不会允许这样的情况出现。

毕业论文，是对一个大学毕业生最好的检验途径，也将为大学毕业画上一个完美的句号。

毕业设计只写论文

做毕业设计还写论文吗

1.毕业论文跟毕业设计一样吗

不一样，区别如下：

一、指代不同

1、毕业设计：是指工、农、林科高等学校和中等专业学校学生毕业前夕总结性的独立作业。

2、毕业论文：是专科及以上学历教育为对本专业学生集中进行科学研究训练而要求学生在毕业前撰写的论文。

二、内容不同

1、毕业设计：在教师指导下，学生就选定的课题进行工程设计和研究，包括设计、计算、绘图、工艺技术、经济论证以及合理化建议等，最后提交一份报告。

应尽量选与生产、科学研究任务结合的现实题目，亦可做假拟的题目。学生只有在完成教学计划所规定的理论课程、课程设计与实习，经考试、考查及格后始可进行。是评定毕业成绩的重要依据，学生通过毕业设计答辩，成绩评定及格才能毕业。

2、毕业论文：题目由教师指定或由学生提出，经教师同意确定。均应是本专业学科发展或实践中提出的理论问题和实际问题。通过这一环节，应使学生受到有关科学研究选题，查阅、评述文献，制订研究方案。

设计进行科学实验或社会调查，处理数据或整理调查结果，对结果进行分析、论证并得出结论，撰写论文等项初步训练。

三、作用不同

1、毕业设计：旨在培养学生综合运用所学理论、知识和技能解决实际问题的能力。

2、毕业论文：培养学生的科学研究能力；加强综合运用所学知识、理论和技能解决实际问题的训练；从总体上考查学生大学阶段学习所达到的学业水平。

参考资料来源：百度百科-毕业设计

参考资料来源：百度百科-毕业论文

2.毕业设计跟毕业论文有什么区别

大学生毕业一般要求参加毕业设计毕业设计一般包括毕业论文，还包括一些与课题相关的设计图纸，实验设计、实物制作、外文翻译、文献综述、开题报告等内容。毕业设计流程是：首先由导师给你任务书，上面有课题名字，研究内容和要求，还有进度安排、参考文献说明等，之后就开始查找与课题相关的文献。然后进行外文翻译、文献综述、开题报告撰写外文翻译、文献综述、开题报告都是前期要完成的工作，它们是建立在你搜集了大量与课题相关的文献资料上完成的。上述工作做完之后，你就应该开始正式的设计工作了，包括设计方案的确定，需要进行试验的进行试验设计，要完成实物制作的，就要确定实物制作方案、材料、器件等物品的选择，最后完成实物的拼装和制作。最后才是毕业论文的撰写工作，毕业论文也叫毕业设计说明书。论文的内容介绍你在设计工作中如何完成设计任务，把设计过程仔细阐述出来，还要附上相关图纸，程序等我现在也在做毕业设计工作，前期工作都做完了，准备开始论文的撰写，但是感觉具体涉及到的内容不知道如何安排，挺头痛的。祝你设计工作顺利完成。

3.做毕业论文好还是做毕业设计好

追问：我是信息管理专业的回答：我是机械专业的学生我作的毕业设计是自动化仓库堆垛机的设计毕业设计就是具体要设计一个东西比如机械房屋桥梁软件什么的而毕业论文是研究一些东西写个文章在我们学校设计类要求相当于两张0号图纸的图纸工作量和一个 15000字说明书而论文型的要求 20000字补充：你难道不是本科生本科生和研究生一般都是老师给题目除非是博士生追问：本科的呀~每个学校不一样的吧回答：你现在大几是不是老师叫你们自己想？难道已经分了指导老师？追问：下学期大四了~现在暑假让我们去想~开学就要决定了~指导老师已近分好了回答：开学就决定了难道不是老师给很多题目给你们选？那就有点麻烦了你打电话问老师吧我想老师会给你题目的。

做毕业设计还写论文吗