基于eda的毕业设计

eda毕业设计论文

1.急需一篇关于 EDA的设计与开发的论文,如能提供,十分感谢

不知道你需要关于EDA什么的给你提供下面这个，你看看行不？ 1 引言 FPGA和CPLD是实现这一途径的主流器件，他们的特点是直接面向用户，具有极大的灵活性和通用性，使用方便，硬件测试和实现快捷，开发效率高，成本低，上市时间短，技术维护简单，工作可靠性好等，FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术以及对自动化设计实现最典型的诠释。

这类器件通常也被称为可编程专用IC，或可编程ASIC。频率是电子测量中表征微波特性的一个基本参数，在微波的各个应用领域内的测量必不可少。

但是在实际应用过程中，频率计的功能通常比较单一，成本一般也比较高。目前，频率计正在向宽频带、高准确度、小型化、智能化、模块化以及适合于多种复杂信号环境、多种功能测量的方向发展。

频率计是电子技术中常用到的一种电子测量仪器，我们以往用的频率计大都是采用单元电路或单片机技术设计的，采用传统的手工设计发展而来的自底向上的设计方法。基于EDA技术设计的多功能频率计，依赖功能强大的单片机，利用硬件描述语言VHDL语言和EDA软件来完成对系统硬件功能的实现，打破了传统电子电路的设计方法。

本论文对频率计主控系统的设计采用VHDL硬件描述语言，此程序在MAX+plusII上编译、仿真后，制作出硬件电路板，在将程序下载到FPGA模块中实现。该多功能频率计利用FPGA来实现频率、脉宽、周期、占空比和相位差的测量计数。

采用自顶向下的设计方法.整个设计是从系统顶层开始的，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终目标器件。当今小型电子功用设备设计中，结合FPGA和单片机技术是开发常用仪器仪表的主流，结合应用领域的具体要求，在此时就调整设计方案，进行性能优化或折衷取舍。

随着设计层次向下进行，系统性能参数将得到进一步的细化与确认，随时可以根据需要加以调整，，从而保证了设计结果的正确性，缩短了设计周期，设计规模越大，应用这种技术可使设计过程大大简化，也有利于减小产品。在电子工程，资源勘探，仪器仪表的实际应用中，频率计是工程技术人员必不可少的测量工具，本文正是介绍了基于FPGA和C51单片机，利用EDA技术开发的等精度频率计。

2 测频方案论证 2.1 方案一直接测量法，即在一定的闸门时间内测量被测信号的脉冲个数，属于非等精度测量法。在确定的闸门时间T内，通过计数器记录待测信号周期变化的次数N来确定信号的频率fx，即 fx=N/T；由于闸门开启和关闭的时间对于fx来说都是随机的，因而存在±1个脉冲周期的误差，测量相对误差为δ=Tx/T=1/(fx*T)；由上式可以看出，在闸门时间固定的情况下，被测信号频率越高，δ越小，测量精确度越高。

因此要确保精确度的要求，直接测频法只适用于对高频信号的测频。一般用于测量频率高于10KHz的信号频率。

2.2 方案二间接测量法，例如周期测频法、V-F转换法等。间接测频法仅适用测量低频信号通过测量被测信号数个周期的时间，然后换算得出被测信号的频率，克服了测量精度对被测信号的依赖性。

其优点是：可在整个测频范围内获得同样高的测试精度和分辨率。它的核心思想是通过闸门信号与被测信号同步，将闸门时间t控制为被测信号周期长度的整数倍。

测量时，先打开预置闸门，当检测到被测信号脉冲沿到达时，标准信号时钟开始计数。预置闸门关闭时，标准信号并不立即停止计数，而是等检测到被测信号脉冲沿到达时才停止，完成被测信号整数个周期的测量。

测量的实际闸门时间与预置闸门时间可能不完全相同，但最大差值不超过被测信号的一个周期。 2.2.1 电路原理等精度测频原理可以简单地用图3和波形图1来说明. 图3中”预置门控制号”CL可由单片机发出.可以证明，在0.1秒~1秒间选择的范围内，CL的时间宽度对测频精度几乎没有影响，在此设其宽度为Tpr,BZH和TF模块是两个可控的32位高速计数器，BENA和ENA分别是它们的计数允许信号端，高电平有效。

标准频率信号从BZH的时钟输入端BCLK输入，设其频率为Fs；经整形后的被测信号从与BZH相似的32位计数器TF的时钟输入端TCLK输入，设其真实频率值为Fxe，频率为Fx.等精度测频原理说明如下：。

2.求论文《EDA技术的发展和应用》

EDA技术的发展与应用电子设计技术的核心就是EDA技术，EDA是指以计算机为工作平台，融合应用电子技术、计算机技术、智能化技术最新成果而研制成的电子CAD通用软件包，主要能辅助进行三方面的设计工作，即IC设计、电子电路设计和PCB设计。

EDA技术已有30年的发展历程，大致可分为三个阶段。70年代为计算机辅助设计（CAD）阶段，人们开始用计算机辅助进行IC版图编辑、PCB布局布线，取代了手工操作。

80年代为计算机辅助工程（CAE）阶段。与CAD相比，CAE除了有纯粹的图形绘制功能外，又增加了电路功能设计和结构设计，并且通过电气连接网络表将两者结合在一起，实现了工程设计。

CAE的主要功能是：原理图输人，逻辑仿真，电路分析，自动布局布线，PCB后分析。90年代为电子系统设计自动化（EDA）阶段。

EDA技术的基本特征 EDA代表了当今电子设计技术的最新发展方向，它的基本特征是：设计人员按照“自顶向下”的设计方法，对整个系统进行方案设计和功能划分，系统的关键电路用一片或几片专用集成电路（ASIC）实现，然后采用硬件描述语言（HDL）完成系统行为级设计，最后通过综合器和适配器生成最终的目标器件，这样的设计方法被称为高层次的电子设计方法。下面介绍与EDA基本特征有关的几个概念。

1.“自顶向下”的设计方法。10年前，电子设计的基本思路还是选用标准集成电路“自底向上”地构造出一个新的系统，这样的设计方法就如同一砖一瓦建造金字塔，不仅效率低、成本高而且容易出错。

高层次设计是一种“自顶向下”的全新设计方法，这种设计方法首先从系统设计人手，在顶层进行功能方框图的划分和结构设计。在方框图一级进行仿真、纠错，并用硬件描述语言对高层次的系统行为进行描述，在系统一级进行验证。

然后，用综合优化工具生成具体门电路的网络表，其对应的物理实现级可以是印刷电路板或专用集成电路。由于设计的主要仿真和调试过程是在高层次上完成的，这既有利于早期发现结构设计上的错误，避燃计工作的浪费，又减少了逻辑功能仿真的工作量，提高了设计的一次成功率。

2.ASIC设计。现代电子产品的复杂度日益提高，一个电子系统可能由数万个中小规模集成电路构成，这就带来了体积大、功耗大、可靠性差的问题。

解决这一问题的有效方法就是采用ASIC芯片进行设计。ASIC按照设计方法的不同可分为全定制ASIC、半定制ASC和可纪程ASIC（也称为可编程逻辑器件）。

设计全定制ASIC芯片时，设计师要定义芯片上所有晶体管的几何图形和工艺规则，最后将设计结果交由m厂家去进行格模制造，做出产品。这种设计方法的优点是芯片可以获得最优的性能，即面积利用率高、速度快、功耗低，而缺点是开发周期长，费用高，只适合大批量产品开发。

半定制ASIC芯片的版图设计方法分为门阵列设计法和标准单元设计法，这两种方法都是约束性的设计方法，其主要目的就是简化设计，以牺牲芯片性能为代价来缩短开发时间。可编程逻辑芯片与上述掩模ASIC的不同之处在于：设计人员完成版图设计后，在实验室内就可以烧制出自己的芯片，无须IC厂家的参与，大大缩短了开发周期。

可编程逻辑器件自70年代以来，经历了PAL、GALGPLD、FPGA几个发展阶段，其中CPLD/FPGA高密度可编程逻辑器件，目前集成度已高达200万门/片，它将格模ASC集成度高的优点和可编程逻辑器件设计生产方便的特点结合在一起，特别适合于样品研制或小批量产品开发，使产品能以最快的速度上市，而当市场扩大时，它可以很容易地转由掩模ASIC实现，因此开发风险也大为降低。上述ASIC芯片，尤其是CPLD/FPGA器件，已成为现代高层次电子设计方法的实现载体。

3.硬件描述语言。硬件描述语言（HDL）是一种用于设计硬件电子系统的计算机语言，它用软件编程的方式来描述电子系统的逻辑功能、电路结构和连接形式，与传统的门级描述方式相比，它更适合大规模系统的设计。

例如一个32位的加法器，利用图形输入软件需要输人500至1000个门，而利用VHDL语言只需要书写一行“A=B+C”即可。而且 VHDL语言可读性强，易于修改和发现错误。

早期的硬件描述语言，如ABEL、HDL、AHDL，由不同的EDA厂商开发，互不兼容，而且不支持多层次设计，层次间翻译工作要由人工完成。为了克服以上不足，1985年美国国防部正式推出了高速集成电路硬件描述语言VHDL,1987年IEEE采纳VHDL为硬件描述语言标准（IEEE STD-1076）。

VHDL是一种全方位的硬件描述语言，包括系统行为级。寄存器传输级和逻辑门级多个设计层次，支持结构、数据流和行为三种描述形式的混合描述，因此VHDL几乎覆盖了以往各种硬件俄语言的功能，整个自顶向下或由底向上的电路设计过程都可以用VHDL来完成。

VHDL还具有以下优点：（1）VHDL的宽范围描述能力使它成为高层进设计的核心，将设计人员的工作重心提高到了系统功能的实现与调试，而花较少的精力于物理实现。（2）VHDL可以用简洁明确的代码描述来进行复杂控制逻辑艄设计，灵活且方便，而且也便于设计结果的交流、保存和重。

3.求高手修改一下关于EDA的毕业设计

LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY basifre_product IS PORT ( clk_1kh : IN std_logic; fre_100h,fre_10h,fre_1h : OUT std_logic); END basifre_product; ARCHITECTURE stru OF basifre_product IS COMPONENT cont10 PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END COMPONENT ; SIGNAL vcc,gnd : std_logic; SIGNAL fre_100h_t,fre_10h_t : std_logic; BEGIN vcc <= '1' ; gnd <= '0' ; u1 : cont10 PORT MAP ( clk => clk_1kh ,rst => gnd ,en => vcc ,ca_rry => fre_100h_t ) ; u2 : cont10 PORT MAP ( clk => fre_100h_t ,rst => gnd ,en => vcc ,ca_rry => fre_10h_t ) ; u3 : cont10 PORT MAP ( clk => fre_10h_t ,rst => gnd ,en => vcc ,ca_rry => fre_1h ) ; fre_100h <= fre_100h_t ; fre_10h <= fre_10h_t ; END stru; --follow is mux6_1,and output is a single impluse,namely, different basic frequency LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY mux_basifre IS PORT ( fre_1kh,fre_100h,fre_10h,fre_1h : IN std_logic ; rst_mux_basifre,en : IN std_logic ; sel_fre : IN integer RANGE 0 TO 3; basi_fre : OUT std_logic ); END mux_basifre; ARCHITECTURE beha_basifre OF mux_basifre IS COMPONENT single_clk PORT (cp,cd,en : IN std_logic; q : OUT std_logic); END COMPONENT ; SIGNAL basi_fre_tmp,vcc : std_logic ; BEGIN vcc <= '1' ; PROCESS(fre_1kh,fre_100h,fre_10h,fre_1h,en,sel_fre) BEGIN IF en = '0' THEN basi_fre_tmp <= '0' ; ELSE CASE sel_fre IS WHEN 0 => basi_fre_tmp <= fre_1h ; WHEN 1 => basi_fre_tmp <= fre_10h ; WHEN 2 => basi_fre_tmp <= fre_100h ; WHEN 3 => basi_fre_tmp <= fre_1kh ; WHEN OTHERS => basi_fre_tmp <= '0' ; END CASE ; END IF ; END PROCESS ; single_impluse : single_clk PORT MAP (cp => basi_fre_tmp, cd => rst_mux_basifre,en => vcc, q => basi_fre); END beha_basifre ; --follow is single impluse productor, LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY t IS PORT (cp,cd : IN std_logic; q : OUT std_logic); END t; ARCHITECTURE beha OF t IS SIGNAL qq : std_logic; BEGIN PROCESS (cp,cd) BEGIN IF cd = '1' THEN qq<= '0' ; ELSIF rising_edge(cp) THEN qq<= NOT qq ; END IF ; END PROCESS ; q<=qq; END beha; LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY d IS PORT (cp,cd : IN std_logic; q : OUT std_logic); END d; ARCHITECTURE beha OF d IS SIGNAL qq : std_logic; BEGIN PROCESS (cp,cd) BEGIN IF cd = '1' THEN qq<= '0' ; ELSIF rising_edge(cp) THEN qq<= '1'; END IF ; END PROCESS; q<=qq; END beha; LIBRARY ieee; USE ieee.std_logic_1164.ALL; ENTITY single_clk IS PORT (cp,cd,en: IN std_logic; q : OUT std_logic); END single_clk; ARCHITECTURE stru OF single_clk IS COMPONENT t PORT (cp,cd : IN std_logic; q : OUT std_logic); END COMPONENT ; COMPONENT d PORT (cp,cd : IN std_logic; q : OUT std_logic); END COMPONENT ; SIGNAL q1,q2,q11,cpt : std_logic; BEGIN q11 <= NOT q1; cpt <= cp AND en ; u1: t PORT MAP (cp,cd,q1); u2: d PORT MAP ( q11,cd,q2); q <= q1 AND (NOT q2) ; END stru; --FOLLOW IS EXTER FREQUENCY CPUMTER LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY exter_fre IS PORT ( clk_exter,rst_ex_fre,en : IN std_logic ; cont1,cont2,cont3,cont4 : OUT integer RANGE 0 TO 9 ; ex_ov_l,ex_ov_h : OUT std_logic); END exter_fre; ARCHITECTURE stru OF exter_fre IS COMPONENT cont10 PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END COMPONENT ; SIGNAL carry1,carry2,carry3 : std_logic; SIGNAL cont4_t,cont3_t : integer RANGE 0 TO 9 ; SIGNAL ex_ov_h_t : std_logic; BEGIN u1 : cont10 PORT MAP (clk_exter , rst_ex_fre , en , cont1 , carry1 ) ; u2 : cont10 PORT MAP ( carry1 , rst_ex_fre , en , cont2 , carry2 ) ; u3 : cont10 PORT MAP ( carry2 , rst_ex_fre , en , cont3_t, carry3 ) ; u4 : cont10 PORT MAP ( carry3 , rst_ex_fre , en , cont4_t, ex_ov_h_t ) ; cont3 <= cont3_t ; cont4 <= cont4_t ; ex_ov_l <= '1' WHEN (cont3_t = 0) AND (cont4_t = 0) ELSE '0' ; PROCESS (ex_ov_h_t,rst_ex_fre) BEGIN IF rst_ex_fre = '1' THEN ex_ov_h <= '0' ; ELSIF rising_edge(ex_ov_h_t) THEN ex_ov_h <= '1' ; END IF ; END PROCESS ; END stru; --follow is 10 counter LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.ALL; ENTITY cont10 IS PORT( clk,rst,en : IN std_logic; count : OUT integer RANGE 0 TO 9 ; ca_rry : OUT std_logic); END cont10; ARCHITECTURE beha OF cont10 IS SIGNAL count_tem : integer RANGE 0 TO 9 ; BEGIN PROCESS(clk,rst,en) BEGIN IF rst = '1' THEN count_tem <= 0 ; ca_rry <= '0' ; ELSIF rising_edge(clk) THEN IF en 。

4.求一篇关于EDA的文章

EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。

EDA技术就是以计算机为五金|工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可*性，减轻了设计者的劳动强度。

20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。

这些器件可以通过软件编程而对其硬件结构和工作方式进行重构，从而使得硬件的设计可以如同软件设计那样方便快捷。这一切极大地改变了传统的数字系统设计方法、设计过程和设计观念，促进了EDA技术的迅速发展。

5.求一篇关于EDA的文章

EDA是电子设计自动化（Electronic Design Automation）的缩写，在20世纪90年代初从计算机辅助设计（CAD）、计算机辅助制造（CAM）、计算机辅助测试（CAT）和计算机辅助工程（CAE）的概念发展而来的。EDA技术就是以计算机为五金|工具，设计者在EDA软件平台上，用硬件描述语言HDL完成设计文件，然后由计算机自动地完成逻辑编译、化简、分割、综合、优化、布局、布线和仿真，直至对于特定目标芯片的适配编译、逻辑映射和编程下载等工作。EDA技术的出现，极大地提高了电路设计的效率和可*性，减轻了设计者的劳动强度。20世纪90年代，国际上电子和计算机技术较先进的国家，一直在积极探索新的电子电路设计方法，并在设计方法、工具等方面进行了彻底的变革，取得了巨大成功。在电子技术设计领域，可编程逻辑器件（如CPLD、FPGA）的应用，已得到广泛的普及，这些器件为数字系统的设计带来了极大的灵活性。

6.求高手修改一下关于EDA的毕业设计

7.有哪位朋友能提供一篇关于交通灯控制器（EDA）的论文给我,本人不

给你2种方案以供参考：方案对比与论证本次毕业设计课题为交通灯控制（EDA），所要设计的交通信号灯控制电路要能够适用于由一条主干道和一条支干道的汇合点形成的十字交叉路口。

能够做到主、支干道的红绿灯闪亮的时间不完全相同，在绿灯跳变红灯的过程中能够用黄灯进行过渡，使得行驶过程中的车辆有足够的时间停下来。还要求在主、支干道各设立一组计时显示器，能够显示相应的红、黄、绿倒计时。

可以利用VHDL语言合理设计系统功能，使红黄绿灯的转换有一个准确的时间间隔和转换顺序。交通灯控制的方案有很多，如：用标准逻辑器件、可编程逻辑器PLC、单片机、EDA等来实现交通灯的控制。

下面就EDA和单片机两种方案做下比较与说明。2.1 方案一：采用单片机方案来实现，模型可以由电源电路、单片机主控电路、无线收发控制电路和显示电路四部分组成。

在电源电路中，需要用到+5V的直流稳压电源，无线收发控制电路和显示电路应由编码芯片和数据发射模块两部分组成，主控电路的主要元件为AT89C51。硬件设计完成后还要利用计算机软件经行软件部分的设计才能够实现相应的功能。

虽然利用单片机系统设计的交通灯控制器相对来说较稳定，能够完成较多功能的实现，但这些控制方法的功能修改及调试都需要硬件电路的支持，在一定程度上增加了功能修改及系统设计与调试的困难。2.2 方案二：用EDA技术，采用模块层次化设计，将此设计分为四个模块，状态控制模块，信号灯显示模块，数码扫描显示模块。

将四个模块再分别用VHDL语言编写成，做成原理图模块，用原理图输入法做整个设计的顶层文件。本系统采用GW48 EDA/SOPC实验箱来设计交通灯控制器，模拟实现红、绿灯指挥交通的功能。

它直接采用FPGA/CPLD芯片开发，用VHDL语言编程和QUARTUS Ⅱ6.0设计。交通灯控制器设计，系统地阐述了用FPGA/CPLD实现数字电路的设计过程，展示了FPGA/CPLD的强大功能和非凡特性此方案设计方便、简单，方法易懂、易操作，也易于寻找程序中的错误，周期短，设计灵活，易于修改等明显的的优点。

而且，随着FPGA器件、设计语言和电子设计自动化工具的发展和改进，越来越多的电子系统采用FPGA来设计。未来，使用FPGA器件设计的产品将出现在各个领域里。

因此，此次的交通信号灯控制器的设计将采用基于FPGA的设计方案来实现所要求的功能。下面对EDA做下详细介绍：完整地了解利用EDA技术进行设计开发的流程对于正确地选择和使用EDA软件，优化设计项目，提高设计效率十分有益。

一个完整的、典型的EDA设计流程既是自顶向下设计方法的具体实施途径，也是EDA工具软件本身的组成结构。设计输入：1.图形输入：图形输入通常包括原理图输入、状态图输入和波形图输入等方法。

状态图输入方法就是根据电路的控制条件和不同的转换方式，用绘图的方法，在EDA工具的状态图编辑器上绘出状态图，然后由EDA编译器和综合器将此状态变化流程图形编译综合成电路网表。波形图输入方法则是将待设计的电路看成是一个黑盒子，只需告诉EDA工具该黑盒子电路的输入和输出时序波形图，EDA工具即能据此完成黑子电路的设计。

原理图输入方法是一种类似于传统电子设计方法的原理图编辑输入方式，即在EDA软件的图形编辑界面上绘制能完成特定功能的电路原理图。原理图由逻辑器件（符号）和连接线构成，图中的逻辑器件可以是EDA软件库中预制的功能模块，如与门、非门、或门、触发器以及各种含74系列器件功能的宏模块，甚至还有一些类似于IP的功能模块。

硬件描述语言文本输入：这种方式与传统的计算机软件语言编辑输入基本一致。就是将使用了某种硬件描述语言（HDL）的电路设计文本，如VHDL或Verilog的源程序，进行编辑输入。

综合：综合（Synthesis），就其字面含义应该为：把抽象的实体结合成单个或统一的实体。因此，综合就是把某些东西结合到一起，把设计抽象层次中的一种表述转化成另一种表述过程。

对于电子设计领域的综合概念可以表示为：将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配而成的过程。事实上，设计过程中的每一步都可以称为一个综合环节。

设计过程通常从高层次的行为描述开始，以最底层的结构描述结束，每个综合步骤都是上一层次的转换：从自然语言表述转换到VHDL语言算法表述，是自然语言综合。从算法表述转换到寄存器的传输级（Register Transport Level,RTL）表述，即从行为域到结构域的综合，是行为综合。

从RTL级表述转换到逻辑门（包括触发器）的表述，即逻辑综合。从逻辑门表述转换到版图表述（ASIC设计），或转换到FPGA的配置网表文件，可称为版图综合或结构综合。

一般地，综合是仅对应于HDL而言的。利用HDL综合器对设计进行综合是十分重要的一步。

因为综合过程将把软件设计的HDL描述与硬件结构挂钩，是将软件转化为硬件电路的关键步骤，是文字描述与硬件实现的一座桥梁。综合救赎将电路的高级语言（如行为描述）转换成低级的，可与PFGA/CPLD的基本结构相映射的网。